信號質(zhì)量測試結(jié)果分析注意事項

1）對設(shè)計缺陷的窄脈沖（如邏輯設(shè)計缺陷）等，不屬于信號質(zhì)量要求范圍，而 屬于設(shè)計錯誤，必須進行更正；

2）參照信號的用途，分析信號質(zhì)量對單板的影響。 一些情況下差的信號質(zhì)量不一定會對系統(tǒng)造成影響的，不能單純參照指標(biāo)。比如數(shù)據(jù)、地址線是電平有效信號，并且通常在讀寫控制信號的上升 /下降采樣，邊沿處信號質(zhì)量 對系統(tǒng)影響不大。因此在選擇我們關(guān)注的測試指標(biāo)時要按需求選擇。但是也應(yīng)當(dāng)指出，邊沿處的過沖雖然對系統(tǒng)的功能實現(xiàn)可能沒有影響，可是會對器件的壽命造成不良影 響。

3）酌情考慮輸入信號的過沖對器件的影響，視器件本身的設(shè)計，工藝而定。 現(xiàn)在的 CMOS工藝的輸入電平可達0～7V，所以高電平過沖對器件的影響較小，主要應(yīng)該關(guān)注低電平過沖。器件功能出現(xiàn)異常可能不僅與低電平過沖的幅度有關(guān)，還與低電平過 沖的時間寬度有關(guān)。對CMOS器件尤其要注意其低電平過沖的影響，可能造成閂鎖現(xiàn)象。對于不同的器件，對低電平要求應(yīng)符合廠家規(guī)定的 absolutemaximum rating 的要求。

4）信號波形不標(biāo)準(zhǔn)時可能是該信號處于三態(tài)，或單板在此時并不使用該信號， 對此類信號要注意分析此信號是否為有效期間，如果在無效期間可視其為正常信號。

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高速電路測試服務(wù)項目有：

①SI信號完整性測試，主要內(nèi)容是電源上電時序、復(fù)位、時鐘、I2C、SPI、Flash、DDR、JTAG接口、CPLD接口測試、URAT測試、網(wǎng)口測試、USB2.0/USB3.0測試、MIPI測試、HDMI測試、及板卡上其它芯片接口的信號測試。

②PI電源完整性測試，主要內(nèi)容是電源的電壓值（精度）、電源噪聲/紋波、電壓上下波形、測量緩啟動電路參數(shù)、電源電流和沖擊電流、電源告警信號、冗余電源的均流參數(shù)。

③ 接口一致性測試，主要有以太網(wǎng)、USB2.0、USB3.0、MIPI、HDMI、SATA、DisplayPort、PCIE。

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